- ·上一篇知名企业资料：VIA笔试题目
- ·下一篇知名企业资料：威盛S3软件工程师3笔试
via asic笔试第一题
作者：佚名 来源：不详 发布时间：2007-4-27 8:39:00
图不画了,代码大致如下.图上应该没有问题.
module xx(en,a,y);
input en;
input [1:0] a;
output [3:0] y;
reg [3:0] y;
always @ (en or a)
begin
y = 4''h0;
case ({en, a})
3''b1_00: y[a]=1;
3''b1_01: y[a]=1;
3''b1_10: y[a]=1;
3''b1_11: y[a]=1;
endcase
end
endmodule
我在考的时候只是怀疑y[a]的写法有问题,index不能是变量,不过觉得有些
综合器也是支持的.所以给了答案"一致",呵呵.估计是答错了.
后来想了,verilog的case默认是有优先级的,所以为保证与图中那种并行方式
一致,是不是要加//parallel_case?或者直接把case写法改成assign.
欢迎参加笔试的同学讨论.
|
请在邮件中注明:信息来自Byszp.COM
[各地求职生活指南]
[进入查询知名企业资料]
  |
